文 | 半导体产业纵横

昨日，华为发布"韬定律"，以期间缩微替代几何缩微，预计打算 2031 年竣事与 1.4nm 制程同等晶体管密度。此前两天，比利时微电子相干中心（imec）发布了一张横跨 15 年的技艺阶梯图，从 N2（2 纳米）到 A2（2 埃米，即 0.2 纳米），七个工艺节点，勾画出半导体行业明天十五年的技艺演进主见。

淌若说华为韬定律代表了一条全新的技艺旅途，那么 imec 的阶梯图则展示了一条更为锻练的传统演进之路。连合这张阶梯图，不可只看节点称号和年份。真偶合得深挖的，是每一个技艺编削点背后，三大晶圆厂究竟在作念什么、它们的阶梯有何相反、以及这些技艺演进将若何重塑整个产业形态。

2026-2033 年：三个枢纽点

光刻机：到底买不买，什么时候买？

光刻机是芯片制造的腹黑。在这场通往 0.2 纳米的长征中，ASML 演出着枢纽脚色。现时主流的 EUV 光刻机（NXE 系列）使用 0.33 数值孔径（NA），依然撑捏了 7nm 到 3nm 的坐蓐。但当工艺无间微缩，0.33NA EUV 的分裂率初始不够用，金属间距削弱到 30nm 以下后，只可通过双重曝光等复杂工艺竣事，这大幅加多了本钱和良率风险。

High NA EUV（0.55NA）是下一个必须越过的门槛。从 0.33 到 0.55，NA 值提高约 66%，分裂率不错从 13nm 提高到 8nm。更枢纽的是，更大的 NA 值意味着更高的光采集成果，单次曝光就能完成此前需要屡次曝光才调竣事的图案化。成果提高是改进性的。ASML 裸露的数据骄横，High NA EUV 只需一次曝光和个位数的处理纪律，就能完成早期机器需要三次曝光和约 40 个处理纪律的使命。

这条路之后，Hyper NA EUV（0.75NA）是下一个里程碑。阶梯图骄横，0.75NA EUV 预测在 2038 年后引入，对应金属间距 12-16 纳米。届时，0.55NA 和 0.75NA 将形成组合，袒护从 A14 到 A3 的主要工艺窗口。

在 High NA EUV 大边界普及之前，各家厂商在采购节拍上展现出明显相反。英特尔是最激进的押注者。2025 年 2 月，英特尔通知其首批两台 Twinscan EXE:5000 已在工场参加坐蓐，一个季度内完成 3 万片晶圆的产出，可靠性比上一代提高近一倍。英特尔预计打算在 18A 制程初次使用，并预计打算在 14A 全面导入。台积电则暗示"太贵不买"。台积电明确暗示，从 N2 到 A13（1.3 纳米）所有工艺节点王人不需要 High NA EUV，现存 EUV 缔造至少不错用到 2029 年。台积电的事理很实质：High NA EUV 单价高达约 4 亿好意思元，是现存 EUV 的两倍，而台积电面前领有杰出 100 台 EUV 光刻机，全部更换需要参加数百亿好意思元。台积电选定用锻练的 EUV 多重曝光技艺来过渡，恭候缔造性价比更合适的时机。三星原预计打算从 2027 年起启动 1.4 纳米工艺（SF1.4）量产，但面前依然把辩论革新到 2029 年。此前，三星已在韩国华城工场装配首台 EXE:5000，主要用于技艺研发。

从整个行业来看，High NA EUV 的大边界普及预测要到 2027-2028 年，届时本钱和产能问题将迟缓缓解。但在那之前，围绕"买不买、何时买"的博弈，将径直影响各家的技艺阶梯和本钱结构。

后面供电集聚：三大厂商三个期间表

芯片里面，布线是门艺术。晶体管之间需要信号线传输数据，需要电源线运输电力，还需要隘线完成回路。传统假想中，所有这些知道王人走在晶圆正面，就像一座城市的大地全部挤满了多样车辆。

这条路走到 N2 及以下节点，问题初始爆发。后面供电的想路很肤浅：把电源集聚搬到晶圆后面，正面只走信号。

阶梯图骄横，从 A14 初始引入基础后面供电技艺，到 A10 节点竣事信号布线与供电的十足分离，再到 A7 及更先进节点捏续优化通孔密度和供电成果。与此同期，imec 还在相干若何进一步提高后面供电的散热性能。

虽然，这项技艺也带来新的挑战：后面工艺的晶圆变形可能影响与正面的瞄准精度；高尚宽比的 TSV 刻蚀和填充需要全新的工艺才调；热经管决策也需要从头假想。但这些挑战王人有明确的处罚旅途，行业预测在 2026-2030 年间迟缓克服。

各家的量产期间表略有相反：英特尔最激进，2025 年就在 18A 制程初次诈欺 PowerVia 技艺。 左证英特尔在 VLSI 研讨会上的裸露，PowerVia 通过后面通孔将电力径直运输至晶体管后面，测试骄横可将电压降（IR drop）缩小杰出 30%，2026美加墨世界杯中国认证平台同期开释正面布线空间。台积电的预计打算落在 2026 年下半年，在 A16 节点引入 Super Power Rail（SPR）后面电源轨技艺。A16 是 1.6 纳米级工艺，被视为 2nm 到 1.4nm 之间的过渡节点。台积电声称，接受后面供电后，在一款 2nm 转移处理器假想中，与正面供电比拟，电压降缩小了 122 毫伏，带来 22% 的面积检朴，同期提高性能和能效。三星则选定了更保守的计谋，SF2Z 后面供电节点将在 2027 年量产。左证三星在代工论坛上的裸露，SF2Z 不仅提高了 PPA 空洞参数，还显贵缩小了电路压降，专为 HPC 和 AI 芯片假想。三星的 2nm 工艺眷属期间表是：2025 年先出 SF2 转移版，2026 年出 SF2P 改进版，2027 年才是带后面供电的 SF2Z。

存储升级：带宽 200 倍增长背后的技艺阶梯不对

镶嵌式存储的演进，可能是整张阶梯图中最容易被漠视、却对芯片性能影响最深的部分。从阶梯图来看，存储密度将从 2026 年的 40 Mb/mm² 增长到 2041 年的 300 Mb/mm²（7.5 倍），带宽更将从 0.01 TBps/mm² 跃升至 2 TBps/mm²（200 倍）。这个数字背后，是整个存储架构的从头假想。

以前几年，SRAM 的微缩遇到了严重瓶颈。台积电 N3B 工艺的 HD SRAM 位单位尺寸为 0.0199µm²，与 N5 的 0.021µm² 比拟仅削弱约 5%；N3E 更是调谢到 0.021µm²，与 N5 基本捏平。这意味着，在 3nm 节点，SRAM 险些住手了削弱。

问题的根源在于：SRAM 单位需要保捏踏实性和高良率，当晶体管尺寸削弱到一定进度，工艺变异性初始主导，导致读写诞妄率飞腾。行业一度悲不雅地以为，SRAM 微缩依然走到非常。

转机出面前 N2 节点。台积电通知，其 N2 工艺的 HD SRAM 位单位尺寸削弱至 0.0175µm²，竣事了 38 Mb/mm² 的密度，较 N3/N5 有显贵提高。枢纽推能源是 GAA 纳米片晶体管的引入，全栅结构改善了静电摒弃，开云体育有助于减少流露，从而在更小尺寸下督察 SRAM 的可靠性。比拟之下，英特尔的 18A 制程 SRAM 密度约 31.8 Mb/mm²（0.021µm² 位单位），更接近台积电的 N3 而非 N2。这一差距可能影响英特尔在高性能处理器市集的竞争力，因为当代 CPU 和 GPU 对缓存的依赖进度越来越高。

当 SRAM 微缩遭逢瓶颈，新式镶嵌式存储技艺初始加快走向量产舞台。

eMRAM（镶嵌式磁阻存储器）是面前最锻练的选定。GlobalFoundries 已在 22nm FDSOI 平台竣事 eMRAM 量产，主要面向汽车和物联网诈欺。与 eFlash 比拟，eMRAM 写入速率提高 1000 倍，功耗缩小 400 倍，且不需要极度的擦除周期。台积电也在积极布局，32Mb MRAM 接受 22nm ULL 逻辑平台，读写速率 10ns，可承受 100 万次轮回写入。

ePCM（镶嵌式相变存储器）是意法半导体的主攻主见。2024 年，意法通知 18nm FD-SOI ePCM MCU 初始向客户出样片，用于冲突 MCU 的 20nm 制程壁垒。ePCM 的上风在于其结构险些不受基层 CMOS 影响，不错更机动地与先进逻辑工艺集成。

eRRAM（镶嵌式阻变存储器）则是英飞凌与台积电相助的重心，双廉明在设备 28nm eRRAM，主要面向汽车 MCU 市集。

这三种技艺阶梯各有衡量：eMRAM 速率最快、耐用性最佳，但制形本钱较高；ePCM 密度最高，但写入功耗较高；eRRAM 与圭臬 CMOS 工艺兼容性最佳，但历久性和保捏性仍有提高空间。明天的镶嵌式存储不会是"一刀切"的形态，不同诈欺场景会催生不同的技艺组合。

2033 年（A7 节点）：芯片架构捏续进化

CFET：晶体管架构的终极形态

从 2033 年头始，阶梯图进入果然的深水区—— CFET（Complementary FET，互补场效应晶体管）肃穆登场。连合 CFET，需要先连合它的前辈们。

FinFET从 2011 年头始总揽芯片行业，英特尔在 2011 年开端竣事 22nm FinFET 的量产交易化，三栅极结构改善了对沟谈的静电摒弃，撑捏了从 22nm 到 3nm 的整个期间。但当鳍片宽度削弱到几个原子直径，走电流和变异性问题再次涌现。

GAA 纳米片是 FinFET 的当然交班东谈主。从 2025 年的 N2 节点初始，台积电、三星、英特尔王人将接受全栅纳米片结构。晶体管沟谈不再是"鱼鳍"，而是被栅极十足包裹的薄片，静电摒弃更优，不错在更小尺寸下保捏低流露。台积电的 N2、三星的 SF2、英特尔的 18A 王人基于 GAA 纳米片。

CFET则更进一步：把 n 型（NMOS）和 p 型（PMOS）晶体管高下堆叠，分享源漏区域。这意味着在调换的硅面积上，不错摈弃近两倍的晶体管。

imec 的演示骄横，CFET 架构的 CMOS 逻辑电路晶体管密度预测可提高到纳米片 FET 的 1.6 至 1.8 倍。这个数字的意旨在于：它不是在既有架构上的修修补补，而是果然的面积密度改进。

三大厂商的 CFET 竞赛依然提前初始。英特尔展示了在 PMOS 上堆叠 NMOS 的独到决策，结合后面供电和后面构兵，以最大化面积和电源成果。其 NMOS/PMOS 垂直堆叠纳米片晶体管的良率杰出 90%，竣事了高通态电流和低流露，开关电流比杰出六个数目级。

台积电则通知，其 48nm CPP（构兵多晶间距）已达标，这是 CFET 交易化的枢纽门槛。通过在 NMOS/PMOS 之间引入垂直大意，以及在栅极和源 / 漏之间引入稳妥的里面远离物，台积电的垂直堆叠结构良率杰出 90%，展现出健康的器件特点。

三星的 CFET 阶梯图相对低调，但探究到其在 GAA 技艺上的激进历史（三星在 3nm 制程开端导入 GAA 架构），不摈弃提前布局的可能。

CFET 的制造挑战遏止低估。高尚宽比结构带来了图案化、千里积、外延滋长等一系列难题；正面工艺和后面工艺的精准瞄准是另一个枢纽挑战；还需要特殊的 high-k/metal 栅极工艺来适合超高的堆叠结构。正如台积电所承认的，" CFET 架构的重要挑战可能会导致工艺复杂性和本钱加多"。但行业别无选定。imec 明确暗示，"仅使用纳米片来缩放 CMOS 器件是相配穷困的，借助 CFET，咱们不错负责地无间器件膨胀"。

CMOS 2.0：果然的 3D 芯片晌代

CMOS 2.0 和 CMOS 1.0 对比

淌若说 CFET 处罚的是晶体管层面的问题，那 CMOS 2.0 处罚的是系统层面的问题。CMOS 2.0 是 imec 在 2024 年建议的见识框架，中枢想路是：不再把逻辑芯片和存储芯片视为一体，而是在晶圆层面作念 3D 堆叠，让它们"长在整个"。

CMOS2.0 与传统的 CMOS 平台具有调换的外不雅

这个见识的意旨远超技艺自己。现时主流的 Chiplet（芯粒）架构依然允许不同功能的芯片通过先进封装集成在整个，但"封装"永恒意味着物理上是分开的。CMOS 2.0 要竣事的，是果然的单片 3D 集成——在归拢个硅片上，通过搀杂键合垂直堆叠不同功能的层。

芯片到晶圆的搀杂键合间距可达 1μm，晶圆到晶圆的搀杂键合间距可达 0.5μm（500nm）。

晶圆对晶圆搀杂键合是 CMOS 2.0 的中枢使能技艺。其工艺历程是：在室温下瞄准并键合两个经过加工的晶圆，通过退火形成永恒性的铜 - 铜键合和介质键合。imec 在 2025 年 VLSI 研讨会上通知，已告捷竣事 250 纳米间距的晶圆对晶圆搀杂键合，菊花链测试中获得了优异的电性能良率。在此之前，imec 通过引入键合前光刻改良技艺，处罚了非均匀键合波导致的晶圆变形问题，竣事了 300 纳米间距联接，95% 的芯片瞄准裂缝摒弃在 25 纳米以内。

后面穿介质通孔（TDV）是另一个枢纽冲突。imec 展示了后面 120 纳米间距的 TDV，底部直径仅 20 纳米，通过浅沟槽大意中的通孔优先纪律制造。极致的晶圆减薄工艺保捏了低深宽比，而高阶光刻校确保了 TDV 与 55 纳米后面金属层之间 15 纳米的瞄准余量。

CMOS 2.0 的演进旅途是明晰的：

2033 年（A7 节点）：3D 堆叠起步，接受 5.5T/4.5T 的组合堆叠决策 2036-2038 年（A5/A3 节点）：演进到 4.5T/4.5T 对称堆叠 2041 年（A2 节点）：达到 3.5T/3.5T 高密度堆叠

每个缓存层不错使用最恰当其功能的晶体管类型和工艺节点制造。举例，SRAM 不错使用较锻练的节点坐蓐，因为 SRAM 微缩正在放缓，将其泛动至 3D 堆叠结构不仅可缩小本钱，还可能竣事更大容量的缓存。

2036-2041 年：从"堆叠"到"原子级"制造

2D 材料：原子级制造的朝阳

imec 的阶梯图骄横，2D 材料将在 A2 节点初次引入，届时 CFET 的纳米片沟谈材料将从硅换成二维材料。二维材料（如二硫化钼 MoS ₂、黑磷等）的厚度唯有一个或几个原子，却具有优异的电子转移率和邃密的静电摒弃才调。当硅基晶体管无间微缩到物理极限，2D 材料可能成为延续摩尔定律的新材料。

这将带来几个枢纽上风：原子级别的厚度意味着极低的泄走电流；2D 材料的高转移率不错提高晶体管速率；静电摒弃才调的提高允许进一步微缩。但 2D 材料走向量产面对纷乱挑战：材料滋长的一致性、构兵电阻、层间瞄准、兼容 CMOS 工艺等王人是难题。行业预测，2D 材料的大边界诈欺可能要到 2030 年代后期。

Hyper NA EUV：光刻的下一站

阶梯图骄横，0.75NA EUV（Hyper NA）将在 2038 年后引入，对应金属间距 12-16 纳米。这可能是 EUV 光刻技艺的终极形态。更高的数值孔径意味着更短的等效波长，表面上不错撑捏更素雅的图案化。但 Hyper NA EUV 的研发难度和本钱王人将远超现时所有 EUV 系统。

ASML 依然启动了 Hyper NA EUV 的研发预计打算，预测在 2030 年代中期推出。但在此之前，行业还需要处罚 High NA EUV 的大边界部署问题。从 0.33NA 到 0.55NA 再到 0.75NA，每一次升级王人需要整个生态系统的跟进：光刻胶材料、掩模制造、OPC 算法、检测缔造等王人必须同步进化。

在极限前夕，押注明天

看完这张阶梯图，最深的感受可能是：半导体行业正在集体押注一场豪赌。

从 2026 年到 2041 年，十五年期间，七个工艺节点，晶体管密度再提高数倍。这不是当然演进的散伙，而是整个行业在物理极限靠拢时的一致选定。CFET、CMOS 2.0、2D 材料、Hyper NA EUV，这些技艺阶梯每一个王人充满未知和挑战。但行业别无选定：当算力需求每年增长数倍，当晶体管微缩的边缘收益缓缓递减，唯有通过架构创新才调无间提高性能。

这是一场对于明天的赌注。十五年后，当咱们回望今天这张阶梯图，概况会像今天回望 2015 年的 7nm 相似开云体育，诧异于其时的"激进"预测如今已成实验。